Обязанности:
- разработка IP-блоков цифровой обработки сигналов;
- интеграция разработанных блоков в проект;
- отладка и сопровождение проектов;
- документирование результатов работы;
- высшее техническое образование, опыт работы от 3 лет;
- знание Verilog/System Verilog;
- опыт работы с FPGA Xilinx 7-ой серии и/или Ultrascale;
- опыт разработки и отладки проектов FPGAв среде Xilinx Vivado;
- опыт реализации блоков цифровой обработки сигнала (например DDC/DUC, DDS, IIR, FIR, CIC, FFT, IFFT);
- опыт работы с интерфейсами AXI, DDR4, PCI Express, JESD204B, трансиверами Xilinx (GTP, GTX, GTH);
- опыт работы с симуляторами Mentor Modelsim/Questasim;
- опыт оформления технической документации;
- владение английским языком на уровне чтения технической документации;
- официальное трудоустройство согласно ТК РФ;
- работа на ведущем научно-производственном предприятии;
- график работы 5/2 с 8.00 до 17.00;
- стабильная заработная плата, социальный пакет;
- адаптация на месте, отличные наставники, поддерживающий коллектив;
- возможность профессионального роста и развития;
- возможность обучения за счет средств предприятия;
- на предприятии находится медицинский пункт, после прохождения испытательного срока, есть возможность прохождения основных врачей, включая стоматологию;
- спортивный зал на территории предприятия;
- организация ежегодного отпуска для работников;
- при необходимости предоставляются оплачиваемые дни (свадьба работника, рождение ребенка, поступление ребенка в 1-й класс (родителям в День Знаний);
- место работы: г. Жуков, ул. Ленина, д.2.